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Romain LEFORT

GRENOBLE

Electionseuropéennes 2024

RETROUVEZ GRATUITEMENTLe résultat des européennes à Grenoble ainsi que le résultat des européennes dans l'Isère.

En résumé

Mes compétences :
ASIC
Cadence
Digital
Electronique
FPGA
Microélectronique
ModelSim
RTL
snowboard
SYnopsys
Verilog
VHDL
VTT

Entreprises

  • Device-ALab - FPGA Designer

    2012 - maintenant

  • Device-ALab - FPGA Designer

    2012 - 2012

  • Maya technologies - Digital Designer

    Seyssins 2010 - 2012

  • ST Ericsson - Digital Designer

    GRENOBLE 2010 - 2011

  • CEA - LETI - Ingénieur Chercheur

    GRENOBLE 2009 - 2010 Exploration et développement au sein d'un project collaboratif ST/CEA. Il s'agit d'une architecture multiprocesseur basée sur une structure NoC. Elle est destinée à agir comme coprocesseur dans un SoC afin de remplacer certains accélérateurs hardware. Cette matrice de processeurs est reconfigurable à souhait et réalise à elle seule plusieurs fonctions. Le NoC donne à l'ensemble une large bande passante compatible avec les ambitions grandissantes de l'électronique. De plus il s'agit d'un NoC asynchrone, ce qui simplifie considérablement le PnR des gros circuits.

    Ma contribution passe par diverses tâches de développement sur les plateformes RTL et TLM.

    Ce projet implique 40 ingénieurs du CEA et autant d'ingénieurs ST répartis sur 4 sites, et par conséquent nécessite une organisation rigoureuse.

    Les objectifs sont fixés par les besoins des divisions ST, et donc indirectement par les clients de ST, en prise directe avec les exigences du marché.

  • ATMEL - Digital Designer

    Rousset 2008 - 2009 Dans la branche MCU-ARM de ATMEL, notre équipe est chargée du développement des IPs périphériques de coeurs ARM dans les séries SAM3, SAM7, SAM9 et SAM5.

    Maintient et évolution des IPs de Power Management, Reset Controller, Backup Area, Real Time Area.

    Conception d'une IP pour le protocole I2S (liaison série audio numérique) et d'une IP pour la gestion de TouchScreens résistifs.

    RTL codé en Verilog, simulé avec Cadence NC, synthétisé avec Synopsys Design Compiler.

    Collaboration étroite avec les équipes de l'intégration, du logiciel, du support, des cellules analogiques.

  • Barco Silex - Digital Designer

    Neuilly-sur-Seine 2008 - 2008 *** pour un PLD d'interface entre un module GPS et un processeur ***

    Spécifications :
    Ecriture de la documentation d’architecture à partir du cahier des charges donné par le client en respectant les codes de la norme DO254.

    Architectures :
    Conception du module de synchronisation, du module d'acquittement d'erreur, du top et top-1, du module de communication SPI (bus série), et autres modules plus spécifiques.

    Design RTL :
    codage en Verilog avec traçabilité des exigences selon la norme DO254. Règles de codage strictes avec justification des violations.

    Debug :
    Corrections des erreurs relevées par les vérificateurs.

    Vérification :
    Ecriture de testbenchs Verilog avec couverture totale du code. Génération de modèles à l’aide du langage C.

    Outils:
    Verilog, C, ModelSim, FPGA Actel, bus SPI, Windows.

  • Sagem Commuication - FPGA Digital Designer - Internship

    2007 - 2007

Formations

Réseau

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